电子元器件替代测试\ DDR信号质量测试\ Interposer 测试

在DQS 写入时序图中，可以发现写入延迟已经不是0了，在发出写入命令后，DQS与写入数据要等一段时间才会送达**。这个周期被称为 DQS 相对于写入命令的延迟时间（**tDQSS， WRITE Command to the first corresponding rising edge of DQS）。

为什么要有这样的延迟设计呢？原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方做好充分的准备才行。tDQSS 是 DDR 内存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。tDQSS 短不能小于 0.75 个时钟周期，长不能超过 1.25 个时钟周期。

正常情况下，tDQSS 是一个时钟周期，但写入时接受方的时钟只用来控制命令信号的同步，而数据的接受则完全依靠 DQS 进行同步，所以 DQS 与时钟不同步也无所谓。不过，tDQSS产生了一个不利影响— — 读后写操作延迟的增加，如果 CL=2.5，还要在 tDQSS 基础上加入半个时钟周期，因为命令都要在 CK 的上升沿发出。下图中，当 CL=2.5 时，读后写的延迟将为 tD 个时钟周期（图中 BL=2）。

另外，DDR 内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在 DDR-Ⅱ规范中更是将 tWR 列为模式寄存器的一项，可见它的重要性。

DDRA的功能特性如下

   1.新的自动配置向导，引导用户简便地完成设置和测试配置;

   2.可识别和分析整个采集中的所有读/写突发;

   3.为读和写绘制DQS和DQ眼图;

   4.使用Pass/Fail极限执行JEDEC一致性测试;

   5.使用片选判定多排测量;

　 6.简便地在一致性测试工具和分析/调试工具之间切换;

　 7.使用Pass/Fail信息、统计测量结果和测试设置信息，自动生成合并报告。

工作条件

实验室环境展示





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